记者骆轶琪 广州报道
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ChatGPT系列相关应用的火热加速让人们进入智能计算时代，其背后对算力的旺盛需求，同时也日益显示出国内对于新技术路线践行的迫切性。
4月18日举行的第25届中国集成电路制造年会暨供应链创新发展大会上，芯盟科技资深副总裁洪齐元在演讲中提到，万物感知、万物互联和万物智能的趋势推动计算技术进入新一轮高速发展期，目前数据产生和处理量更大、算力性能和需求更高，算力应用场景也日益丰富。
据调研机构IDC估算，近三年所产生的数据量会超过过去30年的总和。有统计显示，过去对算力每投入一元就能为GDP带来3-4元的经济增长，因此当国内算力和存力发展壮大，将对GDP有可观的带动效应。
这对集成电路性能提升提出三大物理挑战：内存墙、功耗墙和先进制程受限。在此背景下，三维异构集成是高性能芯片的必然发展趋势。
中国半导体行业协会集成电路分会理事长、国家科技重大专项02专项技术总师叶甜春也分析，从集成电路技术趋势看，中国在现有技术路径上遭遇了壁垒，将倒逼“路径创新”，给FD-SOI、三维晶体管等技术带来机遇；同时集成方法从平面到三维将成为技术演进的新路径，功能融合趋势将拓展出新空间；此外设计创新、架构创新、电子设计工具（EDA）智能化、硬件开源化等技术创新成为新焦点。
在推动新技术路线加速践行的道路上，更为核心的是在产业发展初期积极参与标准和生态建设，如此才能抓住新一轮技术赛跑的竞争空间。
面临物理极限
洪齐元认为，结合目前包括CMOS、CPU、存储芯片等类型芯片中晶体管数量增长趋势看，传统基于摩尔定律的集成电路发展路径遭遇了物理和成本两方面瓶颈，已经无法满足对计算力、存力等更高的需求。
前述三大物理挑战具体来说，内存墙是源于冯·诺依曼结构将计算和存储分开，数据传输带宽限制了大算力发挥，计算单元空转是造成芯片性能瓶颈的主要原因之一。功耗墙是由于功耗限制了终端续航能力、便携性及应用场景扩展：在相同功耗下，异构集成的性能表现更优；相同性能下，异构集成能耗最低。先进制程则是一方面技术发展接近物理极限，先进制程成本急剧升高，另一方面也面临海外的一些限制。
“在摩尔定律效力放缓背景下，2015-2025年将是一个过渡期，期间需要大量结构、材料创新，来勉强支撑一定按照摩尔定律驱动前进的路径，但依然很困难。到2025年后，所有高性能芯片对集成度要求高、对功耗要求低、带宽要求高的产品都会走向异构集成路线。”他总结道，Chiplet（芯粒/小芯片）、异构集成将突破集成电路发展瓶颈，提供新的增长驱动力；而百万级连线、功能完整的单芯片异构集成将会成为3D IC的理想形态。
在这其中，为构建三维异构集成产业生态，行业需要平台型公司提供集成服务，建立技术标准，吸引更多参与者。
Chiplet寻求突围
践行这一技术发展路线也是行业共识。同时需要注意的是，火热的Chiplet技术路线下，也让既有芯片产业价值链发生一定变化，其中对于芯片封装行业表现尤为显著。
长电科技董事、首席执行长郑力在演讲中分析，戈登·摩尔于1965年发表的提出“摩尔定律”署名文章中，不仅提出了对晶体管数目指数增长的预测，也预测了可以用小芯片封装组成大系统的集成电路未来技术发展方向。
“基于微系统集成的高性能封装原本就是摩尔定律的重要内容。”他指出，芯片成品制造发展到高性能封装阶段，意味着后道成品制造成为集成电路制造产业链中承上启下的核心环节。
因此整体来看，高性能计算芯片发展需要基于异质异构集成的高性能封装；其中Die-to-Die的2.5D/3D封装是逻辑、模拟、射频、功率、光、传感器等小芯片异质集成的重要途径。
同时，高密度SiP（系统级封装）技术与晶圆级2.5D/3D封装技术异曲同工。后者对带宽、连接有更高标准，但是在异构异质方面有局限性，因此一些海外公司在高密度封装集成上采取SiP集成方式，这可以比较少依赖于晶圆厂工艺，产品公司和设计公司可以更好发挥设计能力，从系统层面优化性能、功耗、尺寸、成本、可靠性、开发周期、上市时间等方面。
当然，异质异构高性能封装对芯片成品制造也带来诸多挑战，比如系统架构设计、封装方式、Die互连标准、高精度组装技术等方面。
至于应对，则需要在芯片成品制造环节与IC设计和晶圆制造环节紧密协同；全行业共同参与Chiplet标准化进程；加速多样化高性能芯片成品制造平台创新等。
“Chiplet架构下的2.5D/3D封装和高密度SiP封装是摩尔定律向前发展的必经之路，也将成为下一代先进封装技术的必备项和必选项。其中STCO系统技术协同优化模式是芯片开发的核心，也是从器件集成走向微系统集成的分水岭。同时，高性能封装呼唤封装设备产业链的高度自动化和半导体封装材料的高精细化进步。”郑力总结道。
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